高频数字抽取滤波器的设计
设计了采样频率为640 MHz、过采样率为64的高频数字抽取滤波器 。该数字抽取滤波器由CIC（Cascaded Integrator Comb）滤波器（降16倍）、CIC补偿滤波器（降2倍）和半带滤波器（降2倍）组成 。为了实现高频工作 ， CIC滤波器采用两级结构 ， 第一级采用多相分解技术 ， 使大部分结构工作在较低时钟频率下 ， 极大地降低了CIC的功耗 ， 第二级采用传统结构 。CIC补偿滤波器使信号通带平坦 ， 半带滤波器满足了阻带的衰减要求 。为了验证数字滤波器的性能 ， 搭建了四阶前馈—反馈结构ΣΔ调制器 ， 作为数字抽取滤波器的输入 ， 最终在输入信号频率为0.5 MHz时 ， 数字抽取滤波器输出的信噪比为97.40 dB 。
0 引言
数字抽取滤波器是ΣΔADC(ΣΔAnolog-to-Digital Converter)的重要组成部为分 ， 旨在从高速、低分辨率的调制信号中重构出高分辨率、奈奎斯特频率的信号 。为节约硬件资源 ， 同时满足通带纹波和阻带衰减等要求 ， 数字抽取滤波器一般采用CIC滤波器、CIC补偿滤波器、半带滤波器三级级联方式构成[1] 。本文在此结构的基础上 ， 对CIC滤波器部分进行优化 ， 通过级联结构和多相分解技术 ， 最终有效地降低了CIC滤波器的功耗 ， 提升了滤波器的运算速度 。
为更好地验证数字抽取滤波器的性能 ， 本设计的输入信号由ΣΔ调制器产生 。根据640 MHz采样频率和64倍降采样率 ， 计算得到调制器最小阶数为四阶 。经过单环、级联结构的对比分析 ， 最终选用四阶单环前馈-反馈ΣΔ调制器 。即在单环ΣΔ调制的基础上 ， 将第四级积分器的输入和输出端分别引入前馈和反馈 ， 同时让反馈回路作为第三级积分器的输入[2] 。在MATLAB中 ， 使用0.5 MHz信号对该调制器进行验证 ， 调制器的输出信噪比为114.7 dB 。
本设计的数字抽取滤波器的目标参数为：信号带宽5 MHz ， 输入信号频率0.5 MHz ， 采样频率640 MHz ， 过采样率为64 ， 输出信噪比90 dB以上 ， 通带纹波不大于0.01 dB 。
【高频数字抽取滤波器的设计】 1 CIC滤波器的设计
1.1 传统CIC滤波器
CIC抽取滤波器是一种线性相关的FIR(Finite Impulse Response ， FIR)滤波器 ， 滤波器系数均为1 ， 结构组成只有积分器、寄存器和加法器 ， 省去了乘法器 ， 有效降低了硬件开销和电路复杂度 。
降采样率为M ， 阶数为N的CIC滤波器的z域传输函数为[3]：
根据传输函数得到图1的滤波器结构图 ， 此为传统递归结构 。
文章插图
传统结构的CIC滤波器由两部分组成：第一部分为积分器 ， 第二部分为差分器 。可以看到 ， 所有积分器都工作在最高采样频率下 ， 导致了传统结构功耗的增加 。
芯片版图尺寸主要由寄存器个数及位数决定,字长大消耗硬件资源多,所以CIC滤波器的输出数据位数增长也是需要关注的一个方面 。降采样率为M ， 阶数为N的CIC滤波器输出数据位数由Nlog2M+Bin决定 ， Bin为调制器输入位数 。
1.2 多相分解CIC滤波器
为有效降低功耗 ， 应使滤波器工作在低采样频率下 ， 即让抽取步骤在整个CIC滤波器的最前端完成 ， 这就需要对CIC滤波器的传输函数进行多相分解[4] 。
下面以N=3、M=4为例 ， 对分解步骤进行说明 ， 由分解后的图2可得采样频率降低为fs/4 。
文章插图
该结构中的系数相乘可以通过移位相加实现 ， 因此只需要延时器（寄存器）和加法器 ， 消耗资源少 。通过多相分解 ， 在一开始就进行降采样 ， 使后级都工作在较低的时钟频率下 ， 有效降低了功耗 。
文章插图
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